Как Verilator преобразует внутренние сигналы в атрибуты класса ⇐ C++

[Anonymous]

Я использую Verilator версию 4.028, так как я на WSL и V5 недоступен, мне нужно было бы скомпилировать его из источника, я пробовал в прошлом, и у меня было много проблем с библиотеками и версией компилятора.
Поскольку доступна только документация для V5, трудно найти какую -либо хорошую информацию. Мой вопрос: < /p>
Когда вы пишете систему Verilog Module Verilator Преобразует его в C ++, а внутренние сигналы переводятся в какие -то атрибуты класса. Например, допустим, у меня есть это: < /p>

• Top Module: Core < /code> < /li>
  Внутри его я получил Модуль с именем exe instancicated a_exe
• Внутри exe я получил имя сигнала brancle_v
  со стороны C ++, он создаст: < Br />

  Код: Выделить всё

  core__DOT__u_exe__DOT__branch_v

Дело в том, что внутри файлов Vcore.h нет какого-то сигнала, в моем случае я фактически не могу найти сигнал Branch_v. Я предполагаю, что верилатор проводит некоторую оптимизацию, но мне бы хотелось заставить его генерировать некоторый сигнал.
Я читал об этом: /*verilator public*/ , я сделал это:

Код: Выделить всё

logic                     branch_v /*verilator public*/;

Но тогда все сигналы исчезают из Vtop.h, кроме ввода-вывода модуля

Подробнее здесь: https://stackoverflow.com/questions/793 ... attributes